模十二减法计数器
@叶莫3733：用74193设计一个模7减法计数器. -
木所19492424211…… 应该是模为12的 减法计数器.也就是计数器倒计数到0后,需要重置模为12的初始计数值;模为12的二进制数是 0000--1011共12个数值;按你的说法,就是只要计数器倒计数12次即可,因此是从74LS193的最大值1111进行减法计数到0100就是12次,因此最减1,就=0011,就需要重置为1111,即是所说的初始状态.
@叶莫3733：请用74ls161设计一个模值为12的计数器 -
木所19492424211…… 4个输入值置为为0(也就是低电平),输出端DCBA(由高位到低位的输出)取D,B,A接到一个与非门输入端,与非门的输出接到161的LOAD端就可以了.
@叶莫3733：急求解答数电:用四位二进制同步可逆计数器和适当的逻辑门构成模12计数器 -
木所19492424211…… 2^4 = 16 位数够用 模12 就是 12进制吧,逢12 复位 12 是 1100 设这四个输出为 A3 A2 A1 A0 则 A3 & A2 时对计数器复位即可 即,用一个与门就行了
@叶莫3733：数字电路器件741604位二进制计数器改成模十二计数器里的1111跳转问题. -
木所19492424211…… 首先纠正一个错误,74LS160是十进制数计数器,计数范围是:0000~1001,根本就不可能有1010~1111这六个状态的.按你说的应该是74LS161才对.第2个问题:与一个或非门链接,输出到LD'.应该是与非门才行,且接到Q3Q2Q1.再说最后的问题:当“输出状态Q3Q2Q1Q0=1111”时,会产生一个LD'信号,下一个状态就是预置数是0011.还是核对一下原题吧,是不是需要纠正上述两点问题.
@叶莫3733：某自然二进制减法计数器,其模为16,初始状态为0011,则经过2009个有效计数脉冲后,计数器的状态为? - 作业帮
木所19492424211…… [答案] 2009%16=125……9.然后由于是减法计数器,再由0011减九,依次经过0010,0001,0000,1111,1110,1101,1100,1011,1010.所以最后结果是1010
@叶莫3733：74ls192构成的减法计数器 -
木所19492424211…… 减法计数跳着来,应该是你的计数时钟有毛刺,在波形整形上下功夫,防干扰,不知道你的时钟是怎么来的.
@叶莫3733：计数器的模和几进制有什么区别 -
木所19492424211…… 仅仅讨论两位的十进制计数,计数的状态,有:0~99. 模,就是 100. 但是,对秒计数,还是用这两位数,计数的状态,就只有:0~59. 此时,模,就是 60.空谈、具体,就有两种不同的模. 这就是二者的区别. 别忘了采纳.
@叶莫3733：如何用VHDL语言编写一个模为40,两位8421BCD码输出的减法计数器? -
木所19492424211…… library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity mo40 is port(clk,rst:in std_logic; jinw:out std_logic; y:out std_logic_vector(7 downto 0)); end mo40; architecture shu of mo40 is begin ...
@叶莫3733：求用verilog编写一个2位十进制减法计数器,要求一秒减一次 -
木所19492424211…… Hi,I assume the counter is 8-digit. syntax error may occur, please fix it yourself. module cnt_example ( dec_count, clk, rst_n ); parameter CLK_FREQ = 16'd1000 ; //assume 1kHz clock rate reg [7:0] dec_count; reg [15:0] sec_cnt ; always@(...
木所19492424211…… 应该是模为12的 减法计数器.也就是计数器倒计数到0后,需要重置模为12的初始计数值;模为12的二进制数是 0000--1011共12个数值;按你的说法,就是只要计数器倒计数12次即可,因此是从74LS193的最大值1111进行减法计数到0100就是12次,因此最减1,就=0011,就需要重置为1111,即是所说的初始状态.
@叶莫3733：请用74ls161设计一个模值为12的计数器 -
木所19492424211…… 4个输入值置为为0(也就是低电平),输出端DCBA(由高位到低位的输出)取D,B,A接到一个与非门输入端,与非门的输出接到161的LOAD端就可以了.
@叶莫3733：急求解答数电:用四位二进制同步可逆计数器和适当的逻辑门构成模12计数器 -
木所19492424211…… 2^4 = 16 位数够用 模12 就是 12进制吧,逢12 复位 12 是 1100 设这四个输出为 A3 A2 A1 A0 则 A3 & A2 时对计数器复位即可 即,用一个与门就行了
@叶莫3733：数字电路器件741604位二进制计数器改成模十二计数器里的1111跳转问题. -
木所19492424211…… 首先纠正一个错误,74LS160是十进制数计数器,计数范围是:0000~1001,根本就不可能有1010~1111这六个状态的.按你说的应该是74LS161才对.第2个问题:与一个或非门链接,输出到LD'.应该是与非门才行,且接到Q3Q2Q1.再说最后的问题:当“输出状态Q3Q2Q1Q0=1111”时,会产生一个LD'信号,下一个状态就是预置数是0011.还是核对一下原题吧,是不是需要纠正上述两点问题.
@叶莫3733：某自然二进制减法计数器,其模为16,初始状态为0011,则经过2009个有效计数脉冲后,计数器的状态为? - 作业帮
木所19492424211…… [答案] 2009%16=125……9.然后由于是减法计数器,再由0011减九,依次经过0010,0001,0000,1111,1110,1101,1100,1011,1010.所以最后结果是1010
@叶莫3733：74ls192构成的减法计数器 -
木所19492424211…… 减法计数跳着来,应该是你的计数时钟有毛刺,在波形整形上下功夫,防干扰,不知道你的时钟是怎么来的.
@叶莫3733：计数器的模和几进制有什么区别 -
木所19492424211…… 仅仅讨论两位的十进制计数,计数的状态,有:0~99. 模,就是 100. 但是,对秒计数,还是用这两位数,计数的状态,就只有:0~59. 此时,模,就是 60.空谈、具体,就有两种不同的模. 这就是二者的区别. 别忘了采纳.
@叶莫3733：如何用VHDL语言编写一个模为40,两位8421BCD码输出的减法计数器? -
木所19492424211…… library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity mo40 is port(clk,rst:in std_logic; jinw:out std_logic; y:out std_logic_vector(7 downto 0)); end mo40; architecture shu of mo40 is begin ...
@叶莫3733：求用verilog编写一个2位十进制减法计数器,要求一秒减一次 -
木所19492424211…… Hi,I assume the counter is 8-digit. syntax error may occur, please fix it yourself. module cnt_example ( dec_count, clk, rst_n ); parameter CLK_FREQ = 16'd1000 ; //assume 1kHz clock rate reg [7:0] dec_count; reg [15:0] sec_cnt ; always@(...
