38译码器逻辑表达式怎么写
@福寒674：使用38译码器实现一个一般逻辑表达式 -
子饱18616937230…… 令74ls138的三个选通输入依次是abcy1=ac的话列出真值表,当abc=101或者111的时候y1=1.当abc=101时,译码器选择y5(即此时y5输出0,其余输出1)将y5和y7接到门电路的与非门即可.y2y3的实现同理y2好像可以化简a先跟bc取异或再跟bc取与.
@福寒674：使用38译码器实现一个一般逻辑表达式 -
子饱18616937230…… http://blog.163.com/asm_c/blog/static/248203113201342610230319/ 参考.
@福寒674：38线译码器与138与非门实现与或非的逻辑函数y=AB+BC - 作业帮
子饱18616937230…… [答案] 将逻辑函数y=AB+BC展开为最小项表达式,然后把与这些最小项相对应的138输出端分别接到与非门的输入端即可
@福寒674：用3/8译码器74LS138和门电路构成全加器,写出逻辑表达式,画出电路图, - 作业帮
子饱18616937230…… [答案] 首先得弄清楚全加器的原理,你这里说的应该是设计1位的全加器. 全加器有3个输入端:a,b,ci;有2个输出端:s,co. 与3-8译码器比较,3-8译码器有3个数据输入端:A,B,C;3个使能端;8个输出端,OUT(0-7). 这里可以把3-8译码器的3个数据输入端当...
@福寒674：一个由3线 - 8线译码器和与非门组成的电路如所示,试写出Y1和Y2的逻辑表达式 -
子饱18616937230…… 令74LS138的三个选通输入依次是ABC Y1=AC的话 列出真值表,当ABC=101或者111的时候 Y1=1. 当ABC=101时,译码器选择Y5(即此时Y5输出0,其余输出1) 将Y5和Y7接到门电路的与非门即可. Y2 Y3的实现同理 Y2好像可以化简 A先跟BC取异或再跟BC取与 .
@福寒674：求vhdl写的38译码器代码. -
子饱18616937230…… 给你译码部分的代码,其它的自己完成吧: case data_input(3 downto 0) is when ＂0000＂=> seg_data<=＂11000000＂; --0 when ＂0001＂=> seg_data<=＂01111001＂; --1 when ＂0010＂=> seg_data<=＂10100100＂; --2 when ＂0011＂=> ...
@福寒674：用Verilog语言设计一个3 - 8译码器~(要求分别用case语句和if - case语句各写一份~) -
子饱18616937230…… module decoder38( input [2:0]code, output reg[7:0]result ); always@(*) begin case(code) 3'b000: result = 8'h01; 3'b001: result = 8'h02; 3'b010: result = 8'h04; 3'b011: result = 8'h08; 3'b100: result = 8'h10; 3'b101: result = 8'h20; 3'b110: result = 8'h40; ...
@福寒674：已知多输出的逻辑函数表达式 请用3线 - 8线译码器表示多输出的逻辑函数 -
子饱18616937230…… F1 = AB'+B'C+AC = AB'C+AB'C'+AB'C+A'B'C+ABC+AB'C = AB'C'+A'B'C+AB'C+ABC = Y1+Y4+Y5+Y7 = (Y1+Y4)+(Y5+Y7) F2 = A'B'+BC'+ABC = A'B'C'+A'BC'+ABC'+A'B'C+ABC = Y0+Y2+Y3+Y4+Y7 = ((Y0+Y2)+(Y3+Y4))+Y7 F3 = A'C+BC+AC' ...
@福寒674：verilog编写的三八译码器,module decode(Y,A);output[7:0]Y;intput[2:0]A;reg[7:0]Y;always... -
子饱18616937230…… module add32(x, y, cin, of, zf, out); input [7:0]x,y; input cin; output [32:0]out; output zf, of; reg [32:0]out; wire [31:0]a; wire [31:0]b; [7:0]a=x; [7:0]b=y; [15:8]a = x; [15:8]b = y; [31:16]a = [15:0]a; [31:16]b = [15:0]b; always@(out or cin or a or b) begin case(...
@福寒674：一道题 关于38译码器 74LS138实现逻辑函数的题 -
子饱18616937230…… F=∑m(3,5,6,7)=m3+m5+m6+m7= (m3'*m5'*m6'*m7')'
子饱18616937230…… 令74ls138的三个选通输入依次是abcy1=ac的话列出真值表,当abc=101或者111的时候y1=1.当abc=101时,译码器选择y5(即此时y5输出0,其余输出1)将y5和y7接到门电路的与非门即可.y2y3的实现同理y2好像可以化简a先跟bc取异或再跟bc取与.
@福寒674：使用38译码器实现一个一般逻辑表达式 -
子饱18616937230…… http://blog.163.com/asm_c/blog/static/248203113201342610230319/ 参考.
@福寒674：38线译码器与138与非门实现与或非的逻辑函数y=AB+BC - 作业帮
子饱18616937230…… [答案] 将逻辑函数y=AB+BC展开为最小项表达式,然后把与这些最小项相对应的138输出端分别接到与非门的输入端即可
@福寒674：用3/8译码器74LS138和门电路构成全加器,写出逻辑表达式,画出电路图, - 作业帮
子饱18616937230…… [答案] 首先得弄清楚全加器的原理,你这里说的应该是设计1位的全加器. 全加器有3个输入端:a,b,ci;有2个输出端:s,co. 与3-8译码器比较,3-8译码器有3个数据输入端:A,B,C;3个使能端;8个输出端,OUT(0-7). 这里可以把3-8译码器的3个数据输入端当...
@福寒674：一个由3线 - 8线译码器和与非门组成的电路如所示,试写出Y1和Y2的逻辑表达式 -
子饱18616937230…… 令74LS138的三个选通输入依次是ABC Y1=AC的话 列出真值表,当ABC=101或者111的时候 Y1=1. 当ABC=101时,译码器选择Y5(即此时Y5输出0,其余输出1) 将Y5和Y7接到门电路的与非门即可. Y2 Y3的实现同理 Y2好像可以化简 A先跟BC取异或再跟BC取与 .
@福寒674：求vhdl写的38译码器代码. -
子饱18616937230…… 给你译码部分的代码,其它的自己完成吧: case data_input(3 downto 0) is when ＂0000＂=> seg_data<=＂11000000＂; --0 when ＂0001＂=> seg_data<=＂01111001＂; --1 when ＂0010＂=> seg_data<=＂10100100＂; --2 when ＂0011＂=> ...
@福寒674：用Verilog语言设计一个3 - 8译码器~(要求分别用case语句和if - case语句各写一份~) -
子饱18616937230…… module decoder38( input [2:0]code, output reg[7:0]result ); always@(*) begin case(code) 3'b000: result = 8'h01; 3'b001: result = 8'h02; 3'b010: result = 8'h04; 3'b011: result = 8'h08; 3'b100: result = 8'h10; 3'b101: result = 8'h20; 3'b110: result = 8'h40; ...
@福寒674：已知多输出的逻辑函数表达式 请用3线 - 8线译码器表示多输出的逻辑函数 -
子饱18616937230…… F1 = AB'+B'C+AC = AB'C+AB'C'+AB'C+A'B'C+ABC+AB'C = AB'C'+A'B'C+AB'C+ABC = Y1+Y4+Y5+Y7 = (Y1+Y4)+(Y5+Y7) F2 = A'B'+BC'+ABC = A'B'C'+A'BC'+ABC'+A'B'C+ABC = Y0+Y2+Y3+Y4+Y7 = ((Y0+Y2)+(Y3+Y4))+Y7 F3 = A'C+BC+AC' ...
@福寒674：verilog编写的三八译码器,module decode(Y,A);output[7:0]Y;intput[2:0]A;reg[7:0]Y;always... -
子饱18616937230…… module add32(x, y, cin, of, zf, out); input [7:0]x,y; input cin; output [32:0]out; output zf, of; reg [32:0]out; wire [31:0]a; wire [31:0]b; [7:0]a=x; [7:0]b=y; [15:8]a = x; [15:8]b = y; [31:16]a = [15:0]a; [31:16]b = [15:0]b; always@(out or cin or a or b) begin case(...
@福寒674：一道题 关于38译码器 74LS138实现逻辑函数的题 -
子饱18616937230…… F=∑m(3,5,6,7)=m3+m5+m6+m7= (m3'*m5'*m6'*m7')'
