六进制计数器192电路图
@狄耐1334：试设计出用74LS192组成的六进制计数器逻辑电路图 -
闫衫15597264775…… 实现的效果应该是QD-QC-QB-QA = 0101时,触发器清0,也就是这时将CLR置1QA和QB相与的结果接CLRLOAD接VCC这样试试看?网上搜的74ls192功能表不知道一样不,你试下吧
@狄耐1334：利用74ls193设计六进制加法计数器 -
闫衫15597264775…… 清零法:当计数器计数到0100时=4,此时TCU输出为0,这就是进位有效信号,因为是同步计数器,计数器要等待下一个时钟脉冲到来才会进行清零,而此时正好计数到0101,而且又刚好清零.可通过TPU连接一个反相器输出到MR实现清零. 置数法:此时将MR接地,P0~P3接地.同样,当计数器计数到0100时=4,此时TPD=0,因为同步的原因,等待下一个时钟脉冲,直接将TPD与PL相连即可.
@狄耐1334：数字逻辑实验 13进制计数器,用2个74LS192芯片连接,给个电路图,最好标好管脚,谢谢 -
闫衫15597264775…… 74LS192是十进制计数器,满十产生进位,就用这个进位信号作为第二个74LS192芯片的计数脉冲,如果计数脉冲是采用二级同步的,这个进位信号也可作为第二个74LS192芯片的最低位(P0,或D0)的输入信号,再把第二级输出的Q0(十位=1)和第一级输出的Q0、Q1(个位=11)信号相与,产生复位两级计数器的信号,也就是计数到13后,便复位到0了.
@狄耐1334：10.11 用74LS161构成的计数器电路如图10 - 57所示,试分析它为几进制? -
闫衫15597264775…… 左图: LD=1,当输出为2113 0110 时,CR=0,—> 输出置零(52610000). 在CP作用下,经 0001, 0010, 0011, 0100, 0101, 0110 再次置零(41020000).因此这是个六进制计数器. 右图1653: 当输出为内 1010 时,LD=0,—> 输出端(Q)=输入端(D)(0111). 在CP作用下,经 1000, 1001, 1010 再次置位容到D(0111).因此这是个三进制计数器.
@狄耐1334：时序逻辑电路中怎么根据波形图判断是几进制计数器 -
闫衫15597264775…… 观察计数器经过几个CP脉冲到初始状态,则该计数器就是几进制计数器. 例如由如上输出波形图可以看出,该计数器经过6个CP脉冲以后,又回到了初始状态(Q0 Q1 Q2=0 0 0),故该计数器是六进制计数器. Q3Q2为11时,这时计数值是...
@狄耐1334：用74LS192设计一个六十七进制加计数器 设计要求: 显示直观 加上译码显示驱动电路 原理图, -
闫衫15597264775…… 你好!你确定是 67 进制,那最后是几位显示
@狄耐1334：74ls290六十四进制加减计数器 -
闫衫15597264775…… (集成计数器中,清零,置数均采用同步方式的有74LS163;均采用异步方式的有举例:74LS290 (1)100进制计数器 (2)64进制计数器 2,同步计数器有进位或
@狄耐1334：如何用74LS161芯片构成60进制计数器 -
闫衫15597264775…… 用两片74LS161芯片,一片控制个位,为十进制;另一片控制十位,为六进制.个位的最高位0,接十位的CP,个位十进制计数器经过十个脉冲循环一次,每当第十个脉冲来到后Q由1变为0,相当于一个下降沿,使十位六进制计数器计数.经过...
@狄耐1334：帮忙设计电路
闫衫15597264775…… 一片74LS290计数规律是满十就清零,这样就构成了10进制的计数器,一片74LS290满六就清零,这样就构成了6进制的计数器. 当十进制计数器满十以后,输出一个信号给六进制计数器.当六进制计数器满六的时候,两片同时清零.这样就是一个六十进制的计数器了. 参考资料:hi.baidu.com/540078
闫衫15597264775…… 实现的效果应该是QD-QC-QB-QA = 0101时,触发器清0,也就是这时将CLR置1QA和QB相与的结果接CLRLOAD接VCC这样试试看?网上搜的74ls192功能表不知道一样不,你试下吧
@狄耐1334：利用74ls193设计六进制加法计数器 -
闫衫15597264775…… 清零法:当计数器计数到0100时=4,此时TCU输出为0,这就是进位有效信号,因为是同步计数器,计数器要等待下一个时钟脉冲到来才会进行清零,而此时正好计数到0101,而且又刚好清零.可通过TPU连接一个反相器输出到MR实现清零. 置数法:此时将MR接地,P0~P3接地.同样,当计数器计数到0100时=4,此时TPD=0,因为同步的原因,等待下一个时钟脉冲,直接将TPD与PL相连即可.
@狄耐1334：数字逻辑实验 13进制计数器,用2个74LS192芯片连接,给个电路图,最好标好管脚,谢谢 -
闫衫15597264775…… 74LS192是十进制计数器,满十产生进位,就用这个进位信号作为第二个74LS192芯片的计数脉冲,如果计数脉冲是采用二级同步的,这个进位信号也可作为第二个74LS192芯片的最低位(P0,或D0)的输入信号,再把第二级输出的Q0(十位=1)和第一级输出的Q0、Q1(个位=11)信号相与,产生复位两级计数器的信号,也就是计数到13后,便复位到0了.
@狄耐1334：10.11 用74LS161构成的计数器电路如图10 - 57所示,试分析它为几进制? -
闫衫15597264775…… 左图: LD=1,当输出为2113 0110 时,CR=0,—> 输出置零(52610000). 在CP作用下,经 0001, 0010, 0011, 0100, 0101, 0110 再次置零(41020000).因此这是个六进制计数器. 右图1653: 当输出为内 1010 时,LD=0,—> 输出端(Q)=输入端(D)(0111). 在CP作用下,经 1000, 1001, 1010 再次置位容到D(0111).因此这是个三进制计数器.
@狄耐1334：时序逻辑电路中怎么根据波形图判断是几进制计数器 -
闫衫15597264775…… 观察计数器经过几个CP脉冲到初始状态,则该计数器就是几进制计数器. 例如由如上输出波形图可以看出,该计数器经过6个CP脉冲以后,又回到了初始状态(Q0 Q1 Q2=0 0 0),故该计数器是六进制计数器. Q3Q2为11时,这时计数值是...
@狄耐1334：用74LS192设计一个六十七进制加计数器 设计要求: 显示直观 加上译码显示驱动电路 原理图, -
闫衫15597264775…… 你好!你确定是 67 进制,那最后是几位显示
@狄耐1334：74ls290六十四进制加减计数器 -
闫衫15597264775…… (集成计数器中,清零,置数均采用同步方式的有74LS163;均采用异步方式的有举例:74LS290 (1)100进制计数器 (2)64进制计数器 2,同步计数器有进位或
@狄耐1334：如何用74LS161芯片构成60进制计数器 -
闫衫15597264775…… 用两片74LS161芯片,一片控制个位,为十进制;另一片控制十位,为六进制.个位的最高位0,接十位的CP,个位十进制计数器经过十个脉冲循环一次,每当第十个脉冲来到后Q由1变为0,相当于一个下降沿,使十位六进制计数器计数.经过...
@狄耐1334：帮忙设计电路
闫衫15597264775…… 一片74LS290计数规律是满十就清零,这样就构成了10进制的计数器,一片74LS290满六就清零,这样就构成了6进制的计数器. 当十进制计数器满十以后,输出一个信号给六进制计数器.当六进制计数器满六的时候,两片同时清零.这样就是一个六十进制的计数器了. 参考资料:hi.baidu.com/540078
