用38译码器设计全加器
@应环4919：用3/8译码器74LS138和门电路构成全加器,写出逻辑表达式,画出电路图, - 作业帮
费影19127193260…… [答案] 首先得弄清楚全加器的原理,你这里说的应该是设计1位的全加器. 全加器有3个输入端:a,b,ci;有2个输出端:s,co. 与3-8译码器比较,3-8译码器有3个数据输入端:A,B,C;3个使能端;8个输出端,OUT(0-7). 这里可以把3-8译码器的3个数据输入端当...
@应环4919：用译码器74138和与非门设计一位全加器和全减器(用异或门和与非门),设置一控制变量M,用来控制作家非或减法,画出真值表和电路图,最好有卡诺图 -
费影19127193260…… y
@应环4919：如何用译码器设计3人表决器? -
费影19127193260…… http://baike.baidu.com/view/208558.html?wtp=tt
@应环4919：用3线 - 8线译码器74HC138和门电路设计一个全加器组合逻辑电路设计 答得完整且正确另加分 - 作业帮
费影19127193260…… [答案] 全加器逻辑表达式为:
@应环4919：什么是一位全加器,怎么设计逻辑电路图 -
费影19127193260…… 全加器英语名称为full-adder,是用门电路实现两个二进制数相加并求出和的组合线路,称为一位全加器. 一位全加器可以处理低位进位,并输出本位加法进位.多个一位全加器进行级联可以得到多位全加器.常用二进制四位全加器74LS283. ...
@应环4919：用选择器或译码器设计一个全加器, -
费影19127193260…… LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY addr1 IS /*********************************************/ PORT(x,y, cin: IN STD_LOGIC;sum,count : OUT STD_LOGIC ); END addr1; /*********************************************/ ARCHITECTURE ...
@应环4919：你好!如何使用一片38译码器来同时点亮两个以上的数码管?最好是用C编程,谢谢! -
费影19127193260…… 为什么要用38译码器呢?用38译码器,一个数码管就要扫描输出,数码管多了恐怕显示起来就暗了!每个数码管都有一个共阴(阳)脚可以用来控制是否点亮这一数码管,一般控制多个数码管会选择一组8位IO口来输出数码管显示的数据,另外用几个io口控制是哪个数码管显示(如果控制多个数码管的话)如P0口整个接到a-g,用P1.0 P1.1 P1.2 P1.3 连接到4个数码管的共阳(阴)端,这样想控制数码管1显示数据只需将P1.0置高,用P0口输出想显示的数就好
@应环4919：试用两个3线 - 8线译码器和适当的门电路设计一个组合逻辑电路, -
费影19127193260…… 试用两个3线-8线译码器和适当的门电路设计一个组合逻辑电路好哦,可以给你的呀.
@应环4919：可否采用一片2线 - 4线译码器74LS139或一片3线 - 8线译码器74LS138设计一个全加器.为什么? -
费影19127193260…… 不为什么.就是可以做成全加器 用74LS138设 可以构成一位全加器,STb(低电平)和STc(低电平有效)两个接地 STa高电平 A0 A1 A2 为输入 输出公式没法写上来
@应环4919：用Verilog语言设计一个3 - 8译码器~(要求分别用case语句和if - case语句各写一份~) -
费影19127193260…… module decoder38( input [2:0]code, output reg[7:0]result ); always@(*) begin case(code) 3'b000: result = 8'h01; 3'b001: result = 8'h02; 3'b010: result = 8'h04; 3'b011: result = 8'h08; 3'b100: result = 8'h10; 3'b101: result = 8'h20; 3'b110: result = 8'h40; ...
费影19127193260…… [答案] 首先得弄清楚全加器的原理,你这里说的应该是设计1位的全加器. 全加器有3个输入端:a,b,ci;有2个输出端:s,co. 与3-8译码器比较,3-8译码器有3个数据输入端:A,B,C;3个使能端;8个输出端,OUT(0-7). 这里可以把3-8译码器的3个数据输入端当...
@应环4919：用译码器74138和与非门设计一位全加器和全减器(用异或门和与非门),设置一控制变量M,用来控制作家非或减法,画出真值表和电路图,最好有卡诺图 -
费影19127193260…… y
@应环4919：如何用译码器设计3人表决器? -
费影19127193260…… http://baike.baidu.com/view/208558.html?wtp=tt
@应环4919：用3线 - 8线译码器74HC138和门电路设计一个全加器组合逻辑电路设计 答得完整且正确另加分 - 作业帮
费影19127193260…… [答案] 全加器逻辑表达式为:
@应环4919：什么是一位全加器,怎么设计逻辑电路图 -
费影19127193260…… 全加器英语名称为full-adder,是用门电路实现两个二进制数相加并求出和的组合线路,称为一位全加器. 一位全加器可以处理低位进位,并输出本位加法进位.多个一位全加器进行级联可以得到多位全加器.常用二进制四位全加器74LS283. ...
@应环4919：用选择器或译码器设计一个全加器, -
费影19127193260…… LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY addr1 IS /*********************************************/ PORT(x,y, cin: IN STD_LOGIC;sum,count : OUT STD_LOGIC ); END addr1; /*********************************************/ ARCHITECTURE ...
@应环4919：你好!如何使用一片38译码器来同时点亮两个以上的数码管?最好是用C编程,谢谢! -
费影19127193260…… 为什么要用38译码器呢?用38译码器,一个数码管就要扫描输出,数码管多了恐怕显示起来就暗了!每个数码管都有一个共阴(阳)脚可以用来控制是否点亮这一数码管,一般控制多个数码管会选择一组8位IO口来输出数码管显示的数据,另外用几个io口控制是哪个数码管显示(如果控制多个数码管的话)如P0口整个接到a-g,用P1.0 P1.1 P1.2 P1.3 连接到4个数码管的共阳(阴)端,这样想控制数码管1显示数据只需将P1.0置高,用P0口输出想显示的数就好
@应环4919：试用两个3线 - 8线译码器和适当的门电路设计一个组合逻辑电路, -
费影19127193260…… 试用两个3线-8线译码器和适当的门电路设计一个组合逻辑电路好哦,可以给你的呀.
@应环4919：可否采用一片2线 - 4线译码器74LS139或一片3线 - 8线译码器74LS138设计一个全加器.为什么? -
费影19127193260…… 不为什么.就是可以做成全加器 用74LS138设 可以构成一位全加器,STb(低电平)和STc(低电平有效)两个接地 STa高电平 A0 A1 A2 为输入 输出公式没法写上来
@应环4919：用Verilog语言设计一个3 - 8译码器~(要求分别用case语句和if - case语句各写一份~) -
费影19127193260…… module decoder38( input [2:0]code, output reg[7:0]result ); always@(*) begin case(code) 3'b000: result = 8'h01; 3'b001: result = 8'h02; 3'b010: result = 8'h04; 3'b011: result = 8'h08; 3'b100: result = 8'h10; 3'b101: result = 8'h20; 3'b110: result = 8'h40; ...
