用74hc138设计全加器
@严蚁3423：用3线 - 8线译码器74HC138和门电路设计一个全加器组合逻辑电路设计 答得完整且正确另加分 - 作业帮
童良18252415503…… [答案] 全加器逻辑表达式为:
@严蚁3423：试用74HC138实现一位“全加器”电路 -
童良18252415503…… 分别用ABC表示 两个加法位与一个进位写真值表 ABC HL 000 00 001 01 010 01 011 10 100 01 101 10 110 10 111 11 H= O3+O5+O6+O7 L= O1+O2+O4+O7 H为加法结果高位L为低位 这样用一个138加点或门就行了
@严蚁3423：74h138实现一位全加器? 在线等,急求!要电路图,不要原理的 -
童良18252415503…… 先纠正一下,不是74H138,没有这个型号的器件,应该是74HC138(3-8译码器). 单用一片74HC138无法实现全加器功能,还要加一片双通道的4输入与非门(74HC20).实用电路如下图——
@严蚁3423：如何用74HC138实现一位“全加器”电路 -
童良18252415503…… 只能从网上找到这些资料了,别的就不懂了 一位全加器(FA)的逻辑表达式为:Fi=Ai⊕Bi⊕CiCi+1=AiBi+BiCi+CiAi如果将全加器的输入置换成Ai和Bi的组合函数Xi和Yi(S0…S3控制),然后再将Xi,Yi和进位数通过全加器进行全加,就是ALU的逻辑结构结构.即 Xi=f(Ai,Bi)Yi=f(Ai,Bi)不同的控制参数可以得到不同的组合函数,因而能够实现多种算术运算和逻辑运算.
@严蚁3423：用74ls138设计一个全加器 - 作业帮
童良18252415503…… [答案] 设A为加数B为被加数 低位进位为Ci-1 和为S 进位为Ci A B Ci-1 S Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 ___________ — — — — S=Y1.Y2.Y4.Y7 ___________ — — — — Ci=Y3.Y5.Y6.Y7 接线图我就不帮你画了
@严蚁3423：用3/8译码器74LS138和门电路构成全加器,写出逻辑表达式,画出电路图, - 作业帮
童良18252415503…… [答案] 首先得弄清楚全加器的原理,你这里说的应该是设计1位的全加器. 全加器有3个输入端:a,b,ci;有2个输出端:s,co. 与3-8译码器比较,3-8译码器有3个数据输入端:A,B,C;3个使能端;8个输出端,OUT(0-7). 这里可以把3-8译码器的3个数据输入端当...
@严蚁3423：用74ls138设计一个全加器 -
童良18252415503…… Y4.Y5.Y7 ___________ — — — — Ci=Y3.Y6设A为加数B为被加数 低位进位为Ci-1 和为S 进位为Ci A B Ci-1 S Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 ___________ — — — — S=Y1.Y2
@严蚁3423：怎样利用74HC153数据选择器实现全加器?由于刚学,不懂,哪位大侠解决一下?紧急. -
童良18252415503…… 将地址输入端(两块公用)A1、A0分别接两个要相加的数A、B,第一块的数据端D3、D0接低位进位信号Ci-1,D2、D1接低位进位信号Ci-1的反变量.第二块的数据端D3接1、D1、D2接低位进位信号Ci-1,D0接0即可.
@严蚁3423：设计一位全加器 ,74ls138 +2个四输入与非门构成的全加器,用vhdl语言设计程序. -
童良18252415503…… ENTITY adder IS PORT(a,b,c: IN bit; s,c0: OUT bit); END adder; ARCHITECTURE one OF adder IS SIGNAL y_n:bit_vector(7 DOWNTO 0); BEGIN decoder:PROCESS(a,b,c) VARIABLE y:bit_vector(7 DOWNTO 0); BEGIN y := (OTHERS => '1'); ...
@严蚁3423：求用两片74ls138设计一个全加器的电路图?? -
童良18252415503…… 不用两片74LS138呀,只用一片74LS138和一片74LS20就能搞定了.
童良18252415503…… [答案] 全加器逻辑表达式为:
@严蚁3423：试用74HC138实现一位“全加器”电路 -
童良18252415503…… 分别用ABC表示 两个加法位与一个进位写真值表 ABC HL 000 00 001 01 010 01 011 10 100 01 101 10 110 10 111 11 H= O3+O5+O6+O7 L= O1+O2+O4+O7 H为加法结果高位L为低位 这样用一个138加点或门就行了
@严蚁3423：74h138实现一位全加器? 在线等,急求!要电路图,不要原理的 -
童良18252415503…… 先纠正一下,不是74H138,没有这个型号的器件,应该是74HC138(3-8译码器). 单用一片74HC138无法实现全加器功能,还要加一片双通道的4输入与非门(74HC20).实用电路如下图——
@严蚁3423：如何用74HC138实现一位“全加器”电路 -
童良18252415503…… 只能从网上找到这些资料了,别的就不懂了 一位全加器(FA)的逻辑表达式为:Fi=Ai⊕Bi⊕CiCi+1=AiBi+BiCi+CiAi如果将全加器的输入置换成Ai和Bi的组合函数Xi和Yi(S0…S3控制),然后再将Xi,Yi和进位数通过全加器进行全加,就是ALU的逻辑结构结构.即 Xi=f(Ai,Bi)Yi=f(Ai,Bi)不同的控制参数可以得到不同的组合函数,因而能够实现多种算术运算和逻辑运算.
@严蚁3423：用74ls138设计一个全加器 - 作业帮
童良18252415503…… [答案] 设A为加数B为被加数 低位进位为Ci-1 和为S 进位为Ci A B Ci-1 S Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 ___________ — — — — S=Y1.Y2.Y4.Y7 ___________ — — — — Ci=Y3.Y5.Y6.Y7 接线图我就不帮你画了
@严蚁3423：用3/8译码器74LS138和门电路构成全加器,写出逻辑表达式,画出电路图, - 作业帮
童良18252415503…… [答案] 首先得弄清楚全加器的原理,你这里说的应该是设计1位的全加器. 全加器有3个输入端:a,b,ci;有2个输出端:s,co. 与3-8译码器比较,3-8译码器有3个数据输入端:A,B,C;3个使能端;8个输出端,OUT(0-7). 这里可以把3-8译码器的3个数据输入端当...
@严蚁3423：用74ls138设计一个全加器 -
童良18252415503…… Y4.Y5.Y7 ___________ — — — — Ci=Y3.Y6设A为加数B为被加数 低位进位为Ci-1 和为S 进位为Ci A B Ci-1 S Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 ___________ — — — — S=Y1.Y2
@严蚁3423：怎样利用74HC153数据选择器实现全加器?由于刚学,不懂,哪位大侠解决一下?紧急. -
童良18252415503…… 将地址输入端(两块公用)A1、A0分别接两个要相加的数A、B,第一块的数据端D3、D0接低位进位信号Ci-1,D2、D1接低位进位信号Ci-1的反变量.第二块的数据端D3接1、D1、D2接低位进位信号Ci-1,D0接0即可.
@严蚁3423：设计一位全加器 ,74ls138 +2个四输入与非门构成的全加器,用vhdl语言设计程序. -
童良18252415503…… ENTITY adder IS PORT(a,b,c: IN bit; s,c0: OUT bit); END adder; ARCHITECTURE one OF adder IS SIGNAL y_n:bit_vector(7 DOWNTO 0); BEGIN decoder:PROCESS(a,b,c) VARIABLE y:bit_vector(7 DOWNTO 0); BEGIN y := (OTHERS => '1'); ...
@严蚁3423：求用两片74ls138设计一个全加器的电路图?? -
童良18252415503…… 不用两片74LS138呀,只用一片74LS138和一片74LS20就能搞定了.
