74ls138译码器怎么画
@梁侧3405：用3线 - 8线和2线 - 4线构成6线 - 64线译码器???急!!!! -
拓科13391703396…… 给你算一算帐,3线-8线译码器是8个译码输出,74LS138就是,要构成6线-64线译码器码,要用8片(8x8片)74LS138,还要用两片2线-4线译码器来选8片74LS138,这图怎么画,很庞大,但并不难,就是重复画相同的东西.那真值更是烦人,要64行的表格.都是重复做相同的事.实在是没有什么意义,这种电路明白原理,会做就行呗,干嘛非要做那麻烦的东西.
@梁侧3405：用3/8译码器74LS138和门电路构成全加器,写出逻辑表达式,画出电路图, - 作业帮
拓科13391703396…… [答案] 首先得弄清楚全加器的原理,你这里说的应该是设计1位的全加器. 全加器有3个输入端:a,b,ci;有2个输出端:s,co. 与3-8译码器比较,3-8译码器有3个数据输入端:A,B,C;3个使能端;8个输出端,OUT(0-7). 这里可以把3-8译码器的3个数据输入端当...
@梁侧3405：试用74ls138设计一个地址译码电路器,要求该译码器Y0到Y7对应的端口地址为250h到257h -
拓科13391703396…… 取端口地址的低3位,000~111接译码器的ABC三个输入端,译码器的输出端8路输出可作为端口的选通信号,高位地址直接接端口高位地址就可以了
@梁侧3405：用74LS138设计一个译码电路,分别选4片2864,列出各芯片占的地址空间范围 -
拓科13391703396…… 2864的寻址范围是0~8192,74LS138是三八线译码器,分选4片2864,若取前4位译码输出,个芯片的地址空间(假设偏移地址为0x0000)为: 0x0000~0x1FFF; 0x2000~0x3FFF; 0x4000~0x5FFF; 0x6000~0x7FFF.
@梁侧3405：用verilog设计一个74ls138译码器 -
拓科13391703396…… module decoder(out,in); input[2:0] in; output[7:0] out; reg[7:0] out; always @(in) begin case (in) 3'd0: out=8'b11111110; 3'd1: out=8'b11111101; 3'd2: out=8'b11111011; 3'd3: out=8'b11110111; 3'd4: out=8'b11101111; 3'd5: out=8'b11011111; 3'd6: out=8'b10111111; 3'd7: out=8'b01111111; endcase end endmodule
@梁侧3405：将两个集成芯片74ls138组合成一个4线—16线译码器的电路图.... -
拓科13391703396…… 非门应该移至左面的74LS138的6脚输入端,参考下图:
@梁侧3405：用74LS138设计译码电路,分别选中4片2764和2片6264 -
拓科13391703396…… 连接,以地址线选通方式为例74LS138的G1接高电平,G2A和G2B接地16位地址线的最高三位A13,A14,A15分别接74LS138的选择输入A,B,C74LS138的Y1接第一片6264的CE1(20脚),6264的CE2(26脚)接高电平74LS138的Y2接第二片6264的...
@梁侧3405：74138的译码器 -
拓科13391703396…… 74138,是一个3到8的译码器,分为74HC138(cmos)和74LS138(TTL)两种,下图是其逻辑符号及管脚排布,下表中列出了该器件的逻辑功能,从表中可以看出其输出为低电平有效,使能端G1为高电平有效,G'2、G'3为低电平有效,当其中一个...
@梁侧3405：试画出用3线—8线译码器74LS138和门电路产生如下多输出... - 上学吧
拓科13391703396…… 用三片3线-8线74ls138组成5线-24线译码器,74LS138有三条选择输入线既 A,B,C.片脚为脚1,脚2,脚3.把三片74LS138的A,B,C,分别并联在一起,既每条线上连有3个A,3个B,3个C.这样,占去了5条线的3条.还剩两条线,用于控制三片74LS...
拓科13391703396…… 给你算一算帐,3线-8线译码器是8个译码输出,74LS138就是,要构成6线-64线译码器码,要用8片(8x8片)74LS138,还要用两片2线-4线译码器来选8片74LS138,这图怎么画,很庞大,但并不难,就是重复画相同的东西.那真值更是烦人,要64行的表格.都是重复做相同的事.实在是没有什么意义,这种电路明白原理,会做就行呗,干嘛非要做那麻烦的东西.
@梁侧3405：用3/8译码器74LS138和门电路构成全加器,写出逻辑表达式,画出电路图, - 作业帮
拓科13391703396…… [答案] 首先得弄清楚全加器的原理,你这里说的应该是设计1位的全加器. 全加器有3个输入端:a,b,ci;有2个输出端:s,co. 与3-8译码器比较,3-8译码器有3个数据输入端:A,B,C;3个使能端;8个输出端,OUT(0-7). 这里可以把3-8译码器的3个数据输入端当...
@梁侧3405：试用74ls138设计一个地址译码电路器,要求该译码器Y0到Y7对应的端口地址为250h到257h -
拓科13391703396…… 取端口地址的低3位,000~111接译码器的ABC三个输入端,译码器的输出端8路输出可作为端口的选通信号,高位地址直接接端口高位地址就可以了
@梁侧3405：用74LS138设计一个译码电路,分别选4片2864,列出各芯片占的地址空间范围 -
拓科13391703396…… 2864的寻址范围是0~8192,74LS138是三八线译码器,分选4片2864,若取前4位译码输出,个芯片的地址空间(假设偏移地址为0x0000)为: 0x0000~0x1FFF; 0x2000~0x3FFF; 0x4000~0x5FFF; 0x6000~0x7FFF.
@梁侧3405：用verilog设计一个74ls138译码器 -
拓科13391703396…… module decoder(out,in); input[2:0] in; output[7:0] out; reg[7:0] out; always @(in) begin case (in) 3'd0: out=8'b11111110; 3'd1: out=8'b11111101; 3'd2: out=8'b11111011; 3'd3: out=8'b11110111; 3'd4: out=8'b11101111; 3'd5: out=8'b11011111; 3'd6: out=8'b10111111; 3'd7: out=8'b01111111; endcase end endmodule
@梁侧3405：将两个集成芯片74ls138组合成一个4线—16线译码器的电路图.... -
拓科13391703396…… 非门应该移至左面的74LS138的6脚输入端,参考下图:
@梁侧3405：用74LS138设计译码电路,分别选中4片2764和2片6264 -
拓科13391703396…… 连接,以地址线选通方式为例74LS138的G1接高电平,G2A和G2B接地16位地址线的最高三位A13,A14,A15分别接74LS138的选择输入A,B,C74LS138的Y1接第一片6264的CE1(20脚),6264的CE2(26脚)接高电平74LS138的Y2接第二片6264的...
@梁侧3405：74138的译码器 -
拓科13391703396…… 74138,是一个3到8的译码器,分为74HC138(cmos)和74LS138(TTL)两种,下图是其逻辑符号及管脚排布,下表中列出了该器件的逻辑功能,从表中可以看出其输出为低电平有效,使能端G1为高电平有效,G'2、G'3为低电平有效,当其中一个...
@梁侧3405：试画出用3线—8线译码器74LS138和门电路产生如下多输出... - 上学吧
拓科13391703396…… 用三片3线-8线74ls138组成5线-24线译码器,74LS138有三条选择输入线既 A,B,C.片脚为脚1,脚2,脚3.把三片74LS138的A,B,C,分别并联在一起,既每条线上连有3个A,3个B,3个C.这样,占去了5条线的3条.还剩两条线,用于控制三片74LS...
