38译码器设计一位全加器
@拓轰1659：如何用3/8线译码器74LS138完成全加器的功能 -
韶雪13642874298…… 首先得弄清楚全加器的原理,你这里说的应该是设计1位的全加器. 全加器有3个输入端:a,b,ci;有2个输出端:s,co. 与3-8译码器比较,3-8译码器有3个数据输入端:A,B,C;3个使能端;8个输出端,OUT(0-7). 这里可以把3-8译码器的3个数据...
@拓轰1659：用译码器74138和与非门设计一位全加器和全减器(用异或门和与非门),设置一控制变量M,用来控制作家非或减法,画出真值表和电路图,最好有卡诺图 -
韶雪13642874298…… y
@拓轰1659：什么是一位全加器,怎么设计逻辑电路图 -
韶雪13642874298…… 全加器英语名称为full-adder,是用门电路实现两个二进制数相加并求出和的组合线路,称为一位全加器. 一位全加器可以处理低位进位,并输出本位加法进位.多个一位全加器进行级联可以得到多位全加器.常用二进制四位全加器74LS283. ...
@拓轰1659：怎样用74LS138译码器构成一位全减器电路 -
韶雪13642874298…… 74ls138 38译码器.那你就写撒,三位吧 000 001...111,地址位三位输出译码就是前面的,至于减法加法的反码,不知道你要怎么减,不好说.要不你说具体点
@拓轰1659：什么是全加器啊?麻烦帮忙设计一个1位全加器 -
韶雪13642874298…… 全加器:FA,有三个输入端,以输入Ai,Bi,Ci,有两个输出端Si,Ci+1(除了两个1位二进制数,还与低位向本位的进数相加称为全加器) 下面是混合设计方式的1位全加器实例. module FourBitFA (FA, FB, FCin, FSum, FCout ); parameter SIZE ...
@拓轰1659：求vhdl写的38译码器代码. -
韶雪13642874298…… 给你译码部分的代码,其它的自己完成吧: case data_input(3 downto 0) is when ＂0000＂=> seg_data<=＂11000000＂; --0 when ＂0001＂=> seg_data<=＂01111001＂; --1 when ＂0010＂=> seg_data<=＂10100100＂; --2 when ＂0011＂=> ...
@拓轰1659：用Verilog语言设计一个3 - 8译码器~(要求分别用case语句和if - case语句各写一份~) -
韶雪13642874298…… module decoder38( input [2:0]code, output reg[7:0]result ); always@(*) begin case(code) 3'b000: result = 8'h01; 3'b001: result = 8'h02; 3'b010: result = 8'h04; 3'b011: result = 8'h08; 3'b100: result = 8'h10; 3'b101: result = 8'h20; 3'b110: result = 8'h40; ...
@拓轰1659：可否采用一片2线 - 4线译码器74LS139或一片3线 - 8线译码器74LS138设计一个全加器.为什么? -
韶雪13642874298…… 不为什么.就是可以做成全加器 用74LS138设 可以构成一位全加器,STb(低电平)和STc(低电平有效)两个接地 STa高电平 A0 A1 A2 为输入 输出公式没法写上来
@拓轰1659：怎么设计一位全加器 -
韶雪13642874298…… 一位全加器源代码如下:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity bit1adder is port( a,b,ci:in std_logic; s,co:out std_logic );end bit1adder;architecture func of bit1adder is ...
@拓轰1659：全加器电路图
韶雪13642874298…… http://image.baidu.com/i?ct=503316480&z=&tn=baiduimagedetail&word=%C8%AB%BC%D3%C6%F7%B5%E7%C2%B7%CD%BC&in=30129&cl=2&lm=-1&pn=6&rn=1&di=43452259665&ln=786&fr=ala0&fmq=&ic=&s=&se=&sme=0&tab=&width=&height=&face=&is=&istype=#pn8&-1
韶雪13642874298…… 首先得弄清楚全加器的原理,你这里说的应该是设计1位的全加器. 全加器有3个输入端:a,b,ci;有2个输出端:s,co. 与3-8译码器比较,3-8译码器有3个数据输入端:A,B,C;3个使能端;8个输出端,OUT(0-7). 这里可以把3-8译码器的3个数据...
@拓轰1659：用译码器74138和与非门设计一位全加器和全减器(用异或门和与非门),设置一控制变量M,用来控制作家非或减法,画出真值表和电路图,最好有卡诺图 -
韶雪13642874298…… y
@拓轰1659：什么是一位全加器,怎么设计逻辑电路图 -
韶雪13642874298…… 全加器英语名称为full-adder,是用门电路实现两个二进制数相加并求出和的组合线路,称为一位全加器. 一位全加器可以处理低位进位,并输出本位加法进位.多个一位全加器进行级联可以得到多位全加器.常用二进制四位全加器74LS283. ...
@拓轰1659：怎样用74LS138译码器构成一位全减器电路 -
韶雪13642874298…… 74ls138 38译码器.那你就写撒,三位吧 000 001...111,地址位三位输出译码就是前面的,至于减法加法的反码,不知道你要怎么减,不好说.要不你说具体点
@拓轰1659：什么是全加器啊?麻烦帮忙设计一个1位全加器 -
韶雪13642874298…… 全加器:FA,有三个输入端,以输入Ai,Bi,Ci,有两个输出端Si,Ci+1(除了两个1位二进制数,还与低位向本位的进数相加称为全加器) 下面是混合设计方式的1位全加器实例. module FourBitFA (FA, FB, FCin, FSum, FCout ); parameter SIZE ...
@拓轰1659：求vhdl写的38译码器代码. -
韶雪13642874298…… 给你译码部分的代码,其它的自己完成吧: case data_input(3 downto 0) is when ＂0000＂=> seg_data<=＂11000000＂; --0 when ＂0001＂=> seg_data<=＂01111001＂; --1 when ＂0010＂=> seg_data<=＂10100100＂; --2 when ＂0011＂=> ...
@拓轰1659：用Verilog语言设计一个3 - 8译码器~(要求分别用case语句和if - case语句各写一份~) -
韶雪13642874298…… module decoder38( input [2:0]code, output reg[7:0]result ); always@(*) begin case(code) 3'b000: result = 8'h01; 3'b001: result = 8'h02; 3'b010: result = 8'h04; 3'b011: result = 8'h08; 3'b100: result = 8'h10; 3'b101: result = 8'h20; 3'b110: result = 8'h40; ...
@拓轰1659：可否采用一片2线 - 4线译码器74LS139或一片3线 - 8线译码器74LS138设计一个全加器.为什么? -
韶雪13642874298…… 不为什么.就是可以做成全加器 用74LS138设 可以构成一位全加器,STb(低电平)和STc(低电平有效)两个接地 STa高电平 A0 A1 A2 为输入 输出公式没法写上来
@拓轰1659：怎么设计一位全加器 -
韶雪13642874298…… 一位全加器源代码如下:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity bit1adder is port( a,b,ci:in std_logic; s,co:out std_logic );end bit1adder;architecture func of bit1adder is ...
@拓轰1659：全加器电路图
韶雪13642874298…… http://image.baidu.com/i?ct=503316480&z=&tn=baiduimagedetail&word=%C8%AB%BC%D3%C6%F7%B5%E7%C2%B7%CD%BC&in=30129&cl=2&lm=-1&pn=6&rn=1&di=43452259665&ln=786&fr=ala0&fmq=&ic=&s=&se=&sme=0&tab=&width=&height=&face=&is=&istype=#pn8&-1
