3-8译码器设计
@秦晏4793：单片机设计一个3 - 8译码器程序
凌邦17388643867…… 我这不是汇编语言嘛! 不过,如果不是MCS-51汇编我就没办法了. 设P3口低3位输入,P1口输出 org 0h mov dptr,#tab loop: mov a,p3 anl a,#111b movc a,@a+dptr mov p1,a sjmp loop tab: db 1,2,4,8,16,32,64,128
@秦晏4793：用Verilog语言设计一个3 - 8译码器~(要求分别用case语句和if - case语句各写一份~) -
凌邦17388643867…… module decoder38( input [2:0]code, output reg[7:0]result ); always@(*) begin case(code) 3'b000: result = 8'h01; 3'b001: result = 8'h02; 3'b010: result = 8'h04; 3'b011: result = 8'h08; 3'b100: result = 8'h10; 3'b101: result = 8'h20; 3'b110: result = 8'h40; ...
@秦晏4793：MATLAB3线8线的译码器的设计
凌邦17388643867…… 楼主可以参考: http://hi.baidu.com/hongjingfen/blog/item/d67d31ee079df9f8b3fb95bb.html 3线-8线译码器设计 1. 按照以上介绍的ModelSim软件的一般使用方法,编写Verilog源程序,设计3线-8线译码器(门级描述); module decode38(s1,s2,s...
@秦晏4793：用keil设计程序实现3 - 8译码器 我不是要C语言,我要的是51单片机的汇编语言
凌邦17388643867…… ; MOV A, P2 ;低三位 ANL A, #07H ;A = 0~7 MOV R2, A INC R2 ;R2 = 1~8 MOV A, #10000000B LOOP: RR A DJNZ R2, LOOP ;循环1~8次 MOV P1, A ;输出 SJMP $ END
@秦晏4793：用74LS138设计一个译码电路,分别选4片2864,列出各芯片占的地址空间范围 -
凌邦17388643867…… 2864的寻址范围是0~8192,74LS138是三八线译码器,分选4片2864,若取前4位译码输出,个芯片的地址空间(假设偏移地址为0x0000)为: 0x0000~0x1FFF; 0x2000~0x3FFF; 0x4000~0x5FFF; 0x6000~0x7FFF.
@秦晏4793：如何用双2 - 4线译码器转换为3 - 8线译码器?电路图怎么设计? -
凌邦17388643867…… 将双2-4译码器进行级联,即使用最高位作为两片2-4译码器的片选信号,将剩余位作为译码器片内地址线,就可以转换成3-8译码器. 设计方向 将双2-4译码器级联为3-8译码器 设计思路 由于译码器译码输出与输入对应,输入端位000~111对应选...
@秦晏4793：利用VHDL的if条件语句描述3线 - 8线译码器 -
凌邦17388643867…… module encoder83(output reg none_on, output reg [7:0]out, input[2:0]in); always@(in) begin:local if( in ==3'b111) out<=8'b10000000; else if(in ==3'b110) out<=8'b01000000; ........ end endmodule
@秦晏4793：用3/8译码器74LS138和门电路构成全加器,写出逻辑表达式,画出电路图, - 作业帮
凌邦17388643867…… [答案] 首先得弄清楚全加器的原理,你这里说的应该是设计1位的全加器. 全加器有3个输入端:a,b,ci;有2个输出端:s,co. 与3-8译码器比较,3-8译码器有3个数据输入端:A,B,C;3个使能端;8个输出端,OUT(0-7). 这里可以把3-8译码器的3个数据输入端当...
@秦晏4793：如何用VHDL语言编程实现一个3 - 8线译码器 -
凌邦17388643867…… --====================================== -- Decoder --====================================== library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; entity dec3_8 is port ( din : in std_logic_vector(2 ...
@秦晏4793：3 - 8译码器的工作原理 -
凌邦17388643867…… 3-8译码器的功能就是把输入的3位2进制数翻译成10进制的输出. 简单介绍: 3-8译码器的输入是3个脚,输出是8个脚.用高低电平来表示输入和输出. 1、输入是二进制.3只脚也就是3位二进制数.输入可以3位二进制数.3位二进制最大是...
凌邦17388643867…… 我这不是汇编语言嘛! 不过,如果不是MCS-51汇编我就没办法了. 设P3口低3位输入,P1口输出 org 0h mov dptr,#tab loop: mov a,p3 anl a,#111b movc a,@a+dptr mov p1,a sjmp loop tab: db 1,2,4,8,16,32,64,128
@秦晏4793：用Verilog语言设计一个3 - 8译码器~(要求分别用case语句和if - case语句各写一份~) -
凌邦17388643867…… module decoder38( input [2:0]code, output reg[7:0]result ); always@(*) begin case(code) 3'b000: result = 8'h01; 3'b001: result = 8'h02; 3'b010: result = 8'h04; 3'b011: result = 8'h08; 3'b100: result = 8'h10; 3'b101: result = 8'h20; 3'b110: result = 8'h40; ...
@秦晏4793：MATLAB3线8线的译码器的设计
凌邦17388643867…… 楼主可以参考: http://hi.baidu.com/hongjingfen/blog/item/d67d31ee079df9f8b3fb95bb.html 3线-8线译码器设计 1. 按照以上介绍的ModelSim软件的一般使用方法,编写Verilog源程序,设计3线-8线译码器(门级描述); module decode38(s1,s2,s...
@秦晏4793：用keil设计程序实现3 - 8译码器 我不是要C语言,我要的是51单片机的汇编语言
凌邦17388643867…… ; MOV A, P2 ;低三位 ANL A, #07H ;A = 0~7 MOV R2, A INC R2 ;R2 = 1~8 MOV A, #10000000B LOOP: RR A DJNZ R2, LOOP ;循环1~8次 MOV P1, A ;输出 SJMP $ END
@秦晏4793：用74LS138设计一个译码电路,分别选4片2864,列出各芯片占的地址空间范围 -
凌邦17388643867…… 2864的寻址范围是0~8192,74LS138是三八线译码器,分选4片2864,若取前4位译码输出,个芯片的地址空间(假设偏移地址为0x0000)为: 0x0000~0x1FFF; 0x2000~0x3FFF; 0x4000~0x5FFF; 0x6000~0x7FFF.
@秦晏4793：如何用双2 - 4线译码器转换为3 - 8线译码器?电路图怎么设计? -
凌邦17388643867…… 将双2-4译码器进行级联,即使用最高位作为两片2-4译码器的片选信号,将剩余位作为译码器片内地址线,就可以转换成3-8译码器. 设计方向 将双2-4译码器级联为3-8译码器 设计思路 由于译码器译码输出与输入对应,输入端位000~111对应选...
@秦晏4793：利用VHDL的if条件语句描述3线 - 8线译码器 -
凌邦17388643867…… module encoder83(output reg none_on, output reg [7:0]out, input[2:0]in); always@(in) begin:local if( in ==3'b111) out<=8'b10000000; else if(in ==3'b110) out<=8'b01000000; ........ end endmodule
@秦晏4793：用3/8译码器74LS138和门电路构成全加器,写出逻辑表达式,画出电路图, - 作业帮
凌邦17388643867…… [答案] 首先得弄清楚全加器的原理,你这里说的应该是设计1位的全加器. 全加器有3个输入端:a,b,ci;有2个输出端:s,co. 与3-8译码器比较,3-8译码器有3个数据输入端:A,B,C;3个使能端;8个输出端,OUT(0-7). 这里可以把3-8译码器的3个数据输入端当...
@秦晏4793：如何用VHDL语言编程实现一个3 - 8线译码器 -
凌邦17388643867…… --====================================== -- Decoder --====================================== library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; entity dec3_8 is port ( din : in std_logic_vector(2 ...
@秦晏4793：3 - 8译码器的工作原理 -
凌邦17388643867…… 3-8译码器的功能就是把输入的3位2进制数翻译成10进制的输出. 简单介绍: 3-8译码器的输入是3个脚,输出是8个脚.用高低电平来表示输入和输出. 1、输入是二进制.3只脚也就是3位二进制数.输入可以3位二进制数.3位二进制最大是...
